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隨著新一代高頻寬記憶體（HBM）競賽升溫，封裝技術正成為性能突破的關鍵焦點。根據報導，SK hynix正在推動HBM封裝架構調整，以提升產品穩定度與效能。目前相關技術仍處於驗證階段，若能順利商業化，將有助於滿足NVIDIA對第六代HBM4的性能要求，同時為未來產品的性能升級預留更大空間。
I/O倍增帶來封裝挑戰
HBM4性能提升的一大關鍵在於I/O數量將增加至2,048個，是上一代的重要升級。更高的I/O數量可顯著提升頻寬，但密集佈局也提高訊號干擾風險。此外，電壓從底部邏輯晶片傳輸至上層DRAM時的供電效率問題，也為封裝設計帶來新的挑戰。
為應對這些限制，SK hynix正探索新的封裝設計方案，重點包括調整DRAM晶片厚度與縮小DRAM層間距。首先，公司計畫增加部分上層DRAM晶片厚度。傳統HBM製程需透過背面研磨將DRAM晶片變薄，以符合HBM4約775微米的封裝高度要求，但過度薄化可能影響性能並降低抗衝擊能力。透過增加晶片厚度，可提升結構穩定性並降低外力影響。
另一項關鍵策略則是縮小DRAM層之間的距離，以避免整體封裝高度增加，同時提升電源效率。更緊密的DRAM堆疊可縮短訊號傳輸距離，加快資料傳輸速度，並降低電壓傳遞至上層晶片所需的功耗。
隨著AI運算需求快速成長，HBM的技術競爭已從單純記憶體密度與頻寬，延伸至封裝結構與系統整合能力。封裝設計的優化，正成為記憶體廠商在下一代AI基礎設施競賽中的關鍵差異化因素。（原文出處）
