中國多所大學與研究機構近期在半導體相關領域傳出新進展，成果橫跨高密度記憶體、功率半導體方法學與電路設計等關鍵方向，顯示學研端正以不同技術路線同步推進基礎能力與應用落地。
3D DRAM 新單元架構挑戰更高密度
在記憶體方面，中科院微電子所（IME CAS）國家重點實驗室團隊，攜手北京超弦記憶體技術研究院（SAMT）與山東大學，提出一種雙閘極 4F² 2T0C 記憶體單元架構。該設計透過「原位金屬自氧化」製程概念，讓讀、寫電晶體能在 4F² 單元內自對準整合，並結合多階存取（multi-level storage）以進一步提升儲存密度。
研究團隊的測試結果指出，垂直雙閘極電晶體展現良好的導通電流與次臨界擺幅表現，並在 85°C 熱穩定性測試中呈現可靠度數據（NBTS −22.6 mV、PBTS 87.7 mV），顯示器件兼具性能與穩定性。基於該器件所建構的 4F² 2T0C 單元可支援 4-bit 多階存取，寫入時間達 50 ns，資料保持時間超過 300 秒，凸顯其在高密度 3D DRAM 方向的技術潛力。
在功率半導體領域，南京理工大學微電子（積體電路）相關團隊則提出一套以多層反向傳播人工神經網路（ANN）為核心的開關損耗預測方法。該方法利用 SiC MOSFET 的靜態參數——例如閾值電壓、漏電流與導通電阻——與開關損耗之間的回歸關係，主打不需繁複的物理建模或參數萃取流程，即可透過量測資料或資料表（datasheet）上的靜態參數，快速且相對準確地預測開關損耗。
整體來看，這兩項成果分別對準「密度」與「效率」兩個長期痛點：一端透過元件與單元架構設計，嘗試把記憶體密度往更小面積與更高堆疊推進；另一端則以資料驅動的方式縮短功率器件在設計、選型與驗證上的迭代時間。對產業而言，能否進一步走向大規模陣列一致性、製程整合成本與工程化驗證，將是後續從研究亮點走向實用價值的關鍵關卡。（原文出處）
